`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    19:06:10 11/07/2008 
// Design Name: 
// Module Name:    ALUSrcB 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module ALUSrcB(
    input [15:0] B,
    input [15:0] Immed,
    output reg [15:0] Bout,
    input [1:0] sel
    );
always@(*)
begin
if(sel == 2'b00)
Bout <= B;
else if(sel == 2'b01)
Bout <= 16'd1;
else if(sel == 2'b10)
Bout <= Immed;
else if(sel == 2'b11)
Bout <= 16'd0;
else
Bout <= B;
end

endmodule
